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- 1、半导体先进封装技术：先进封装，越来越模糊
- 2、半导体先进封装技术，各代半导体封装技术简介
1、半导体先进封装技术：先进封装，越来越模糊
编者按：在semianalysis之前的文章《先进封装最强科普》、《巨头们的先进封装技术解读》以及《巨头们发力先进封装》等文章里，作者对先进封装的现状和未来进行了深入的解读。在本文中，作者将深入探讨 2.1D、2.3D 和 2.5D 高级封装的模糊界限。他表示，在 IMAPS 2022 上，展示了该领域的许多进步，先进封装行业的未来充满活力。
如他所说，目前有四个主要的高级封装：
3D——堆叠在有源硅上的有源硅——最著名的是利用 TSMC 的 SoIC CoW 的 AMD 3D V-Cache和利用 TSMC 的 SoIC WoW 的 Graphcore 的 IPU BOW 。
2.5D ——堆叠在无源硅上的有源硅——最著名的是采用 TSMC 的 CoWoS-S 的带有 HBM 内存的 Nvidia AI GPU和采用英特尔 Foveros 的英特尔 Meteor Lake CPU 。
Fanout RDL（带有环氧模塑料的层压板）——最著名的是用于 Apple 的 A 系列、S 系列和 M 系列芯片的台积电 InFO 、ASE FoCoS 和 Amkor WLFO。
build-up ABF 基板（铜芯包覆味之素增层膜层和 RDL 层）——最著名的形式是Intel 和 AMD PC 和 Datacenter 芯片。
在大多数先进封装的情况下，仍使用 build-up ABF 基板。这些被称为混合基板。
高级封装的另一个歧义来源是工程师经常使用有机基板这个词。ABF 和核心扇出都包含有机环氧树脂化学物质。
从 2.5D 到 3D 的分类似乎很简单，但封装品种的许多排列模糊了 2.3D 和 2.1D 之间的界限。此外，随着这些 2.3D 和 2.1D 封装功能的进步，2.5D 将让出市场份额。
使用英特尔的 EMIB，硅桥放置在 build-up ABF 基板的空腔内。主要目的是避免使用昂贵的硅中介层，并使封装超出光罩限制。EMIB 在技术上不是 2.5D 封装，但它确实带来了许多所谓的好处。它在成本和性能方面与纯 2.5D 硅中介层或高密度扇出相比如何？虽然大家对此没有定律，但第一代并不能与之相比。
AMD 的 MI250X GPU（上面有注释）和 Apple 的 M1 Ultra 是一种产品中多种封装的示例。不是使用硅中介层将 GPU 裸片连接到 HBM，而是在 GPU 裸片和每个 HBM 之间使用硅桥。带有嵌入式桥接的扇出类似于英特尔的 EMIB，但制造流程完全不同，扇出 RDL 与积层基板。
在 MI250X 的情况下，两个带有硅桥和 GPU/HBM 的独立扇出 RDL 组件封装在大型 ABF 基板之上。
虽然由于最大限度地减少了昂贵的硅中介层的使用，这种方法的成本在理论上较低，但与传统的 2.5D 硅中介层相比，成品率损失的可能性更高。
Fanout RDL 不是一个单一的进程。它可以用几种不同的材料类型建造。此外，它可以是 RDL 优先或芯片优先流程。
无论是采用 RDL 优先还是芯片优先工艺流程来实现扇出 RDL，在放置芯片之前都无法测试已完成的混合基板。如果扇出到基板键合工艺，好的die可能会丢失。尽管扇出 RDL 理论上成本较低，但良率损失是继续使用硅中介层的主要原因。由于扇出 RDL 材料、积层基板和硅之间的热膨胀系数 (CTE) 不匹配，这些良率问题可能会扩展到基板翘曲。
三星、Shinko、Unimicron、SPIL 和 TSMC 一直在研究首先制造 fanout RDL 的封装工艺；然后，将扇出 RDL 键合在 build-up ABF 基板上。然后在最终将芯片键合到其上之前对键合的混合基板进行测试。这称为扇出（RDL-First 或 Chip-Last），Chip Bonding Last。每家公司都有自己的调整，其中一些使用有机或无机材料。与具有用于先进封装的已知良好基板相关的更高的组装良率和物流具有巨大的优势。
传统上，数据中心和 PC 行业的供应链将已知良好的基板与已知良好的芯片相匹配。RDL-First/Chip Last，Chip Bonding Last 是首选的封装方法，如果它可以经济高效地完成的话。
与扇出（chip-first 或 RDL-first）工艺相比，采用扇出（chip-first）工艺的 IC 集成更简单，成本更低。问题是芯片优先意味着更多已知的好芯片将失去封装良率。随着行业转向更昂贵的工艺技术，这种封装良率损失继续主导着封装工艺成本的大部分增长。此外，扇出（chip-last）集成还有其他优势，例如更大的芯片尺寸、更大的封装尺寸、更少的芯片移位问题以及用于 RDL 的更精细的金属 L/S。L/S是线间距，指的是金属互连的宽度和它们之间的空间。
此外，非扇出技术也在改进。思科已经展示了与无芯有机基板相关的研究。制造这种有机中介层的主要制造步骤与积层封装基板的制造步骤相同，只是没有铜芯。与具有核心的标准组合 ABF 基板相比，思科展示了 10 个具有更密集 L/S 的布线层。
如今， build-up ABF 基板的 L/S 密度高达 10 微米；思科的研究表明，有机底物的尺寸降至 6 微米 L/S。核心扇出市场的 L/S 在 15 微米范围内。一些先进的扇出，例如AMD 的 RDNA 3 GPU和联发科网络处理器，下降到 2 微米 L/S。EMIB 第一代达到 5 微米 L/S，传闻下一代将达到 2 微米 L/S。
随着 build-up ABF 基板的改进，核心扇出和 HD 扇出市场在移动应用之外受到一定程度的蚕食。关于电介质材料，光成像电介质 (PID) 目前能够达到更精细的间距。尽管如此，如 Unimicron 所示，ABF 在表面变化方面具有许多优势。
Unimicorn 看起来坚持使用修改后的 ABF，因为这是他们的核心竞争力。细间距无芯 ABF 坚持其现有的提供已知良好（混合）基板的商业模式。它们可以实现具有更好表面变化的 3 微米 L/S，从而可以扩展到更高的层数。他们的无芯 ABF 基板可以与当前先进的扇出非常有竞争力。虽然它仅限于 3 个 RDL 层，但扩展到更多层的路径比扇出 RDL 更容易。
无芯 ABF 基板较厚，这对于移动应用来说可能是一个问题，但对于高性能应用来说，可靠性和性能应该更好。
在追L/S的时候，Amkor SLIM和ASE SPIL NTI可以做到0.4微米和0.5微米。两者都仅限于第一层上的这些细间距。
ASE SPIL 将其扇出 RDL 展示为比用于将 HBM 裸片连接到 SOC 的 2.5D 高级封装具有更高性能。ASE SPIL 声称具有更好的眼图高度和更少的损耗减少，从而允许更高的信号速率和更少的封装噪声。
虽然 build-up ABF 基板仍将是先进封装市场的基础，但随着向无芯基板的过渡，它们的性能和密度正在提高。此外，由于 Unimicron 显示出优异的表面变化特性，这些基于 ABF 的基板可以达到更高的层数，如 Cisco 所示。在许多用例中，ABF 基板正在赶上并超越扇出 RDL。
随着 RDL 扇出进入以前仅由 2.5D 中介层占用的应用，成本和产量也是必不可少的因素。带有硅桥的扇出工艺开始兴起，但不使用硅桥将 ASIC 与 HBM 集成的新工艺也越来越接近生产。扇出和 ABF 基板的这些进步正在迅速模糊高级封装之间的界限。
在评估 2.1D 到 2.5D 领域的高级 IC 封装时，需要考虑多个变量。焊盘间距、L/S 和层数是必不可少的因素，但可靠性、翘曲问题、封装成本、产量和封装尺寸也在考虑之中。
未来，在标准 build-up ABF 基板上封装无芯 ABF 基板的混合基板可能是某些用例的最佳选择。在其他情况下，封装在标准 build-up ABF 基板之上的芯片优先扇出 RDL 可能是另一个用例的最佳选择。随着裸片数量和类型的异构集成多样性，评估与封装有关的权衡变得更具挑战性。
来源：内容由半导体行业观察（ID：icbank）综合自semianalysis，谢谢。
2、半导体先进封装技术，各代半导体封装技术简介
按照最终外形来看，现在有无数种封装方式，这个实在是太多了，比如 QFP,QFN,SOT,DIP,BGA 等等，所以我们今天不以这种方式介绍。所以现在按照封装的发展历史来介绍，以封装工艺的方式来分类。
第 1 代封装：wire bond（俗称，打线）
这种封装方式是最早出现的，虽然是第一代技术，但是直到现在也有很多芯片使用这种方式来封装，就是因为技术成熟，成本低。最后封装成的模样就是这样子的。
先聊一下这种封装流程
1
切割
在封装厂拿到 wafer 之后，先把 wafer 进行切割，得到一颗一颗的芯片，将那些 CP 测试（下一次我们再聊测试）通过的芯片单独拿出来。这里要说一个问题，一颗芯片从在没有做任何处理之前，那些引脚是长这个样子的，如下图左下角的方形图案（你先忽略那两个圆形的东西，后面我就知道那两个圆形是怎么来的了），这些引脚也有一个名字，叫做 pad。
2
固定在 lead frame 上
将芯片放到 lead frame 上，并且用银浆固化，其实就是将芯片和 lead frame 的底部粘住啦。lead frame 可以理解为引线框架，他是一个阵列结构，如下图
就是将芯片放到中间的凹槽，四周都是我们最终看到的引脚。在最终结束工艺之后，就把这些引脚“剪开”，然后掰弯，最终形成我们看到的样子。所以第二步完成之后，从侧面看的话是下图这个样子。
这里要注意，就是芯片必须是正面朝向，当正面朝上的时候，pad 也是朝上的。lead frame 的引脚在两侧。
3
打线
用金线（或者是铜线，铝线）将芯片的 pad 和 lead frame 连接起来。线的种类会根据芯片的不同制程，或者是根据芯片 pad 的不同结构来决定使用金线或者是铜线。在打线时，先让金线在低端形成一个金球。
然后将金球压倒芯片的 pad 上，然后通过施压压力或者改变温度来焊接到 pad 上，这就会在 pad 上形成一个圆点，上面第二张图中的圆点就是这么形成的。
然后将金线拉升，并且移动到 lead frame 上方。当然不要担心金线会断，因为金线不是固定长度。可以在上面自动生成金线。所以是这个样子的。
然后再将末端的金线压到 lead frame 上，再侧向划开，切断金线，所以会在 lead frame 上会形成切断金线后的鱼尾形状（我画不出鱼尾形状啦）。最终是这个样子。
4
注塑
也叫塑封。就是将连接好的芯片和 lead frame 放到模具中。然后将塑封材料灌进去。加热之后这些材料变成液体，再把芯片，金线和 lead frame 都包住。
5
包装
注塑完成后，工作就比较简单了，比如在芯片顶部打字，打 logo。除去 lead frame 上多余的塑封材料。在 lead frame 上电镀一层特殊材料，防止外部环境对于引脚的破坏（比如潮湿，高温等等）。最后将 lead frame 剪开，得到我们想要的引脚方式。
上面这五部就是 wire bond 封装方式最简单的流程。这一套工艺在现代封装技术中已经很成熟了，成本也低。但是里面的很多细节还是比较关键的。比如这些制程里面对温度的控制，特别是在拉线过程中，金线的弧度，高度以及拉力，金球的大小等等。这些参数直接影响芯片的质量，甚至会使芯片无法使用。
第 1.5 代封装：CSP（Chipe-Size Package）
在上面的 wire bond 中，有一个很大的问题，就是最终出来的芯片比实际的芯片要大很多，因为 lead frame 和芯片之间是有距离的。为了解决这个问题，人们发明了 CSP 封装技术。它的思想很简单，就是去掉 lead frame，用一块基板代替。
基板的作用就是将导线从 pad 引过来之后，基板里面有自己的一些电路，将这些导线引到下面的焊接点上（焊接点也是球型）。这样就形成了外部电压通过焊接点，基板（导线）与芯片的 pad 交流。
所以最终出现的芯片是这样的。当然下面的芯片有可能不是用这种方式封装，但是最终的样子是一样的。
第 2 代封装:flip chip（倒装封装）
在聊完上面两种方式之后。我们会发现一个问题，不能批量化操作，也就是必须在晶圆切割成每个芯片之后才能封装，成本太高。为了解决这个问题，发明了 flip chip 这种方式。
只所以叫做倒装，是因为在前面的封装方式中，芯片是正面朝上放到基板上面的。而 flip chip 是正面朝下放置。
这种封装方式有一个特殊的工艺流程，就是 bump。大家可以理解为长金球（锡球）。
要想长金球，首先要做的就是重新布局芯片 pad 的的位置，利用和芯片制造中相同的后段技术，将边缘部位的 pad，安排到芯片中央来。这句话就是 bump 的核心目的。
大体思路就是将芯片的 pad 通过导线（红色）借接出来，然后在想要的位置上重新做一个 pad，实际图形长这样子，中间的哪些深色部分就是导线。
大家可能会问，为什么不在芯片的 pad 上直接长锡球呢？因为当芯片的引脚太多时，直接长金球的方式危险系数会大大提高，很容出现两个引脚短接的情况。这样重新分配 pad 布局的过程叫做 RDL（re-distribution layer）。准确的说它是指连接新 pad 和旧 pad 的这一层，但是大家在使用的时候，就不再区分，直接把这个过程叫做 RDL。
到这里之后，后面一步就是 bump，也就是长金球（锡球）。长金球的过程就不再多说了，和芯片制造工艺中的曝光，刻蚀差不多。最终形成的是这个样子。
直到长完球（bump）之后，整个 wafer 还没有被切割，所以这些都是批量操作，成本特别低。这些操作完成后再进行晶圆级测试。也正是因为 bump 过程是在 wafer 上制作的，所以大家都把它叫做 WLCSP（wafer level CSP）。
测试完成之后再切割，把好的芯片拿出来。最后倒扣到基板上面。就这样，外部电压通过焊接点以及 bump 产生的球与芯片交流。
这种封装方式，最省面积，封装出来的芯片大小和原始大小相差不大。所以这种方式也是比较主流的封装方式，一般用在高端产品上。 在这一套流程中，bump 的过程是最为关键的，包括球的大小，导电性等等。
第 3 代封装技术：InFO，HBM，CoWos
通过上面两代封装技术的发展，芯片封装技术已经可以满足大部分的需求了，但市场往往是解决一个需求之后，又会产生最新的需求。通过 flip chip 技术，我们解决了芯片封装的大小问题。但是这种技术随着 pin 角增多也会出现很多麻烦，主要有下面两个方面。
1
面积缩小，但是 pin 角增多
因为芯片在尽量缩小，pin 角在增多，芯片的面积已经不能装下这么多焊接点了。因为 flip chip 的封装方式是将所有的 pin 脚都集中在一颗芯片的下方，所以我们把这种方式另外取一个名字，叫做 FanIn 方式的封装，又叫扇入型封装方式。如下图
所以当 pin 角在增加的时候，芯片下面的面积根本不够摆放这么多焊接点
2
时序要求高
高性能芯片需要多个芯片集成封装。现在高性能的芯片对于时序（Timing）的要求特别高，所以两颗芯片不能相距太远，这样的话会更利于两颗芯片进行信息交流，提高数据处理速度，降低发热。
在这两个需求下，产生了 InFO（integrated Fan-out）的封装方式。我们先看 Fan-Out 是什么意思。上面我们了解了 FanIn,那 fanout 就是刚好反过来。它是把引脚的焊接点引到芯片的外部，如下图。这样的话，即使芯片的 pin 角增多，也不会带来上面的困扰。
那 integrated 是什么意思呢？就是多个芯片集成封装。说白了，就是将多个芯片放在一起封装。将这两种技术合成在一起就是 InFO 封装方式。
我自己画了一个图来向大家稍微介绍一下吧。
假设有两个芯片，一个是逻辑芯片，一个是存储芯片。现在需要把这两个芯片封装在一起，而且这两个芯片的某些引脚是可以接在一起的。于是就运用了芯片制作里面的金属层布线的原理，在基板里面布线，然后将需要的连接在基板就完成，最后在基板的底部连接处焊接球。这样就可以达到，既可以将多个芯片封装在一起，也可以应付 pin 脚多的情况。上面这种两个芯片平行放置的方式较 Multi InFo 工艺。
如果像上面这种，两个芯片是垂直放置，这种叫做 InFO-PoP 结构。
很多人会问，这种封装方式不是面积增加了吗，毕竟占用了芯片以外的地方。其实从得到的好处来说，还是值的的。况且，InFo 的封装面积可能比各个分别封装的面积总和要少。
现在这种封装技术只是使用在高端芯片中，比如苹果的 A12 等，普通芯片是享受不了这种待遇的，因为真的很贵。台积电封装业务的很大一部分盈利都是靠 InFO 来的。
还有一种封装方式是叫 CoWos（Chip-on-Wafer-on-Substrate），是一种将芯片和硅片（基底）集成在一起的封装方式。这种封装方式只有台积电能做，而且是高度商业机密，技术不外露，所以我也知之甚少，在这里就不和大家介绍了。如果以后我了解到，再和大家更新。
当然第三代封装技术还有 AMD 推出的 HBM 技术，美光的 HMC 技术，其实都是大同小异。这里也不做介绍了。
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